Anatomia di un DAC (anzi di molti DAC)

[Andrea Mori]

20 minuti fa, pro61 ha scritto:

@Andrea Mori L'ultimo è quello di Erno  Borbely?

Esatto, proprio il suo.

[captainsensible]

1 ora fa, Andrea Mori ha scritto:

Il vantaggio di utilizzare un generatore di corrente costante siffatto è quello di isolare al meglio il regolatore shunt che segue dalla sezione di rettifica e filtraggio.

Puoi spiegare cosa intendi per "isolare"  ?

Isolare rispetto ai disturbi che arrivano dall'alimentazione ?

Grazie

 

CS

[max]

6 ore fa, Stel1963 ha scritto:

cercare post per post è davvero una lettura utile

nel caso, in attesa di un eventuale riepilogo finale se ci sarà, per avere una evidenza più ‘’immediata’’ dei messaggi che interessano si può cliccare sull’immagine del profilo dell’’opener e poi su ‘’vedi la sua attività’’

[Andrea Mori]

57 minuti fa, captainsensible ha scritto:

Puoi spiegare cosa intendi per "isolare"  ?

Isolare rispetto ai disturbi che arrivano dall'alimentazione ?

Grazie

 

CS

Quando si utilizza un circuito con uscita ad alta impedenza, per definizione si isola il precedente dal successivo, è proprio l'alta impedenza che lo permette.

Questo significa isolare il carico da tutti i disturbi che provengono dai circuiti a monte, siano essi i disturbi di rete, le capacità parassite dei trasformatori, gli spikes di commutazione dei raddrizzatori, l'ondulazione residua dopo il filtraggio e tutto il resto del rumore che proviene dai circuiti precedenti fino alla rete elettrica domestica.

[captainsensible]

@Andrea Mori ok, grazie, ovviamente immagino che si comporti ad alta impedenza su una certa banda di frequenze.

 

CS

[Andrea Mori]

25 minuti fa, captainsensible ha scritto:

@Andrea Mori ok, grazie, ovviamente presuppone che si comporti ad alta impedenza su una certa banda di frequenze.

 

CS

Normalmente alla basse frequenze si ha più difficoltà ad ottenere un elevato isolamento, tuttavia si possono comunque ottenere buoni isolamenti a partire quasi dalla continua fino a MHz, dipende molto dal guadagno del dispositivo attivo utilizzato per generare la corrente costante. Allego una semplice simulazione.

[captainsensible]

@Andrea Mori Penso dipenda anche dalla risposta in frequenza del circuito di shunt.

Forse i regolatori serie vanno meglio in bassa frequenza.

CS

[Andrea Mori]

19 minuti fa, captainsensible ha scritto:

@Andrea Mori Penso dipenda anche dalla risposta in frequenza del circuito di shunt.

Forse i regolatori serie vanno meglio in bassa frequenza.

CS

Non direi, probabilmente è esattamente il contrario. E si comportano anche leggermente peggio alle alte frequenze.

Ecco la stessa simulazione per un regolatore serie.

In realtà, alla fine, è sempre la retroazione applicata a modellare il risultato misurabile, più ne applichi e meglio misurerà. Se vogliamo trascurare le controindicazioni il problema alimentazione è semplice da risolvere: regolatori serie con riferimenti di tensione precisi e silenziosi (bandgap) ed operazionali in cascata con elevati guadagni ad anello aperto e per finire la massima contro-reazione applicabile.

Tradotto: LT3045.

[captainsensible]

6 minuti fa, Andrea Mori ha scritto:

regolatori serie con riferimenti di tensione precisi e silenziosi (bandgap) ed operazionali in cascata con elevati guadagni ad anello aperto e per finire la massima contro-reazione applicabile

Diciamo quello che si tende a fare ultimamente, sicuramente più performante dei 78xx.

 

CS

[Andrea Mori]

4 minuti fa, captainsensible ha scritto:

Diciamo quello che si tende a fare ultimamente, sicuramente più performante dei 78xx.

 

CS

Ovviamente, costa molti meno soldi e soprattutto meno tempo di sviluppo, si prende il datasheet dell'LT3045 e si implementa pari pari l'applicazione fornita dal produttore. Progettazione semplice e veloce a basso costo.

Poi i risultati sono un'altra faccenda, ma qui si entra nelle preferenze personali e quindi mi fermo.

[Andrea Mori]

La descrizione delle tecnologie (o almeno una parte di esse) utilizzabili in un DAC PCM R2R (alcune sono applicabili ai DAC sigma-delta) può considerarsi conclusa, a meno che ci siano altre domande.

Quindi adesso descriverò come buona parte delle tecnologie che ho descritto è stata implementata nel primo DAC che ho preso a riferimento, il May di Holo.

Nell'immagine allegata sono visibili alcune sezioni delimitate da rettangoli rossi, ognuna di esse (più o meno) rappresenta l'implementazione dei una o più tecnologie che ho descritto finora.

Il rettangolo denominato ingressi contiene la parte di circuito necessaria ad interfacciare le varie sorgenti disponibili, quali USB, S/PDIF coassiale e ottico, AES/EBU e HDMI/LVDS. Questa sezione, ossia quello che ho chiamato dominio temporale della sorgente, è separato dalle altre per evitare che il rumore in ingresso raggiunga gli stadi successivi. Presumo sia stato implementato anche un isolamento galvanico, ma non ne ho la certezza poiché le foto e la documentazione che ho trvato in rete non lo chiariscono.

Immediatamente sotto agli ingressi c'è una sezione che svolge tutta una serie di funzioni nel dominio digitale. In primo luogo è stato implementato un buffer FIFO che lavora in un dominio temporale diverso da quello delle sorgenti, in modo da evitare interazioni di qualsiasi genere con le stesse. Il buffer FIFO si avvale dei propri oscillatori fissi, uno per ogni famiglia di frequenza di campionamento, per creare il nuovo dominio temporale indipendente. Questo circuito provvede al reclocking dei segnali, ossia li rigenera sincronizzandoli con gli oscillatori locali. Infine, nella stessa sezione è presente un FPGA che si occupa del sovra-campionamento, evidentemente un sistema proprietario implementato nel firmware da Holo, che presumibilmente si avvale di filtri digitali FIR.

Infine c'è la sezione delle alimentazioni della parte digitale contenuta nel proprio rettangolo, ben separata da quella che alimenta la sezione di conversione in analogico. Anche questo per evitare qualsiasi interazione.

A sinistra in basso c'è la parte di conversione vera e propria. Come si può vedere questa è stata implementata con componenti discreti anziché utilizzare un chip DAC monolitico pronto all'uso. La rete resistiva utilizza l'architettura sign-magnitude che ho descritto, ed è segmentata in due sezioni: i primi MSB sono decodificati in modo unario (a termometro), mentre i rimanenti LSB sono decodificati con la classica rete R2R. Ogni resistenza del ladder è pilotata da un singolo flip-flop, in modo da evitare interazioni con le altre porte logiche. Infine, sulla scheda di conversione, è presente un altro FPGA, che si occupa del sistema di calibrazione della rete resistiva implementato da Holo.

Nel rettangolo rimanente si trovano: il filtro passa-basso analogico (che sembrerebbe assai blando), lo stadio di uscita e le alimentazioni delle sezioni analogiche. Tutto questo è realizzato a componenti discreti, sia il filtro, quanto lo stadio di uscita (in classe A), ed anche i regolatori di tensione. Nessuno di questi circuiti si avvale di amplificatori operazionali.

Holo ha curato un minimo anche l'isolamento dalle radiazioni EMI/RFI, implementando delle barre di alluminio che corrono lungo tutto il telaio, e quindi fungono da schermo dato che separano la parte digitale da quella analogica.

La notevole quantità di tecnologie implementate da Holo sembra dargli ragione anche dal punto di vista delle misurazioni, come si evince dalle misure al link che avevo già postato e che indico di nuovo Holo May ASR misure   

  

[gfm]

Il buffer FIFO si avvale dei propri oscillatori fissi,..

 

mi sembra strano che siano oscillatori fissi. Potrebbe funzionare per l' USB che e' asincrono, ma non ad es. con l'S/PDIF. Fatalmente ci sarebbe overflow o underflow della FIFO.

[Andrea Mori]

4 minuti fa, gfm ha scritto:

Il buffer FIFO si avvale dei propri oscillatori fissi,..

 

mi sembra strano che siano oscillatori fissi. Potrebbe funzionare per l' USB che e' asincrono, ma non ad es. con l'S/PDIF. Fatalmente ci sarebbe overflow o underflow della FIFO.

Posso assicurarti che non c'è overflow o underflow poiché ho fatto anch'io un'implementazione del genere e non è mai accaduto. Ci sono un po' di trucchi che possono essere utilizzati per evitarlo, dall'utilizzare una SRAM abbastanza capiente, all'implementare un algoritmo che riporta il buffer a metà capienza ogni volta che viene rilevato il silenzio musicale. Questo genere di buffer sono utilizzati anche in altri apparecchi commerciali.

[gfm]

mah... ho dato un'occhiata in rete e sembra che su Holo May ci sia un Crystek CVHD-957, che e' un VCXO, quindi non un oscillatore fisso.

[Andrea Mori]

5 minuti fa, gfm ha scritto:

mah... ho dato un'occhiata in rete e sembra che su Holo May ci sia un Crystek CVHD-957, che e' un VCXO, quindi non un oscillatore fisso.

Dall'immagine non riesco a capirlo, di sicuro ce ne sono due, uno per ogni famiglia di frequenza di campionamento.

A parte questo ti posso garantire che con il mio buffer FIFO, basato su un FPGA ed una SRAM da 8Mbit, non ho mai riscontrato problemi del genere.